Umseting av differentiellum oscillatorum í há-ferðslu FPGA'um

Umseting av differentiellum oscillatorum í há-ferðslu FPGA'um

Differentiell oscillatorar hava sera týðandi forrit í há-ferðslu FPGA sniðgeving, serliga í skipanum við høgum krøvum til klokkuneyvleika, anti-interferensførleika og signalintegritet, so sum:

Høgferðslurøðargrunnmót (PCIe, SFP+/QSFP, 10G eternet, DDR4/DDR5)

Fleir-dátuinnsavningarskipanir

Samskiftisskipanir við høgari -ferð (SerDes)

Nágreiniligar samskipanarskipanir (tíðarstempling, ADC/DAC koyring)

Hvat er ein differentiell oscillator?

Ein differentiell oscillator er ein virkin kristall oscillator, sum gevur út differential signal (so sum LVDS, LVPECL, HCSL), og framleiðir tvey klokku signal (CLK+ og CLK−), sum eru vend til hvørt annað. Tað skilur seg frá siðbundnum ein-endaðum oscillatorum (t.d. CMOS-útgangs-oscillatorum).

Fyrimunir við differentiellum signalum:

Umseting av differentiellum oscillatorum í há-ferðslu FPGA'um

Virkar sum tilvísingarklokka til há-spenningsgrunnmót

Høg-ferðslugrunnmót sum PCIe, 10G/25G Ethernet og SATA skulu brúka differentiella tilvísingarklokkur;

100 MHz ella 156,25 MHz differential-oscillatorar (t.d. HCSL/LVDS-útgangur) verða vanliga nýttir;

Høg-ferðslu sendimóttakaramodul (Sendimóttakarar) sum GTX/GTH/GTP inni í FPGA krevja hesar differentiella tilvísingarklokkurnar.

✅ Vanligt samband:

Differentiellur oscillatorur → FPGA GTREFCLK0/1 (há-ferð sendimóttakara tilvísingarklokkupinn)

Kjarnuklokkan Kelda til klokkutræið

Í fleir-kanal há-ferðsluskipanum koyrir ein differentiell oscillator ein klokkubýtisflís (t.d. SI5341/AD9528), sum síðani gevur fleiri synkroniseraðar klokkur út;

Hóskar til klokkujustering í fleir-ADC, DAC og FPGA samskifti.

✅ Bygnaðarmynd:

Differentiellur oscillatorur → Klokkustýringarflís (t.d. PLL / Fanoutpuffer)

↓

Fleiri samskipaðar klokkur → FPGA/ADC/DAC

Koyring av FPGA innanhýsis PLL/MMCM

Differentiellar oscillatorar kunnu geva klokkuinntøkur av høgari-góðsku (t.d. at koma inn í FPGA gjøgnum IBUFDS-grunnflatuna), og innanhýsis PLL/MMCM gevur síðani klokkur út til hvørt skipanarmodul; hetta betra um klokkugóðskuna og minkar um samlaða skipanarklokkujitter.

Vanlig differentiell útgangssløg og FPGA-samsvar

✔ Mælt verður til at brúka eitt samsvarandi differentiella útgangsslag, sum FPGA-framleiðarin mælir til.

Tilmæli til val av differentiella oscillatori

Raðfest protokoll-tilmældu frekvensirnar:

100 MHz;

SFP + / 10G javnnet: 156,25 MHz;

25g/40g javnnet: 312,5 MHz;

JESD204B/C: 250 MHz, 312,5 MHz, 625 MHz o.s.fr.

Vís til mælta klokkuøkið í offisiellu FPGA-skjølunum;

Lágur jitter er avgerandi:

RMS jitter < 0,5 ps (kravt til há-ferðslugrunnflatur);

Serliga týdningarmikið fyri PCIe, JESD204C, og 10G/25G Eternet.

✅ Vanligir frekvensir av differentiellum oscillatorum í há-ferðslu FPGA'um

✔ Fyri ávís modell verður mælt til at seta seg í samband við sølu- ella tøkniverkfrøðingar hjá Hangjing fyri at fáa eitt tilmæli um samsvarandi differentiella útgangsslag.

Samanumtøka

Differentiell oscillatorar eru næstan ein standardpartur í nútímans há-ferðslu FPGA skipanum og eru lyklatól, sum tryggja há-ferðslusamskifti og synkroniseringsavrikið hjá skipanini.

Um tú hevur eitt ávíst FPGA-modell (so sum Xilinx Zynq Ultrascale +, Intel Stratix 10), differential-oscillator-modell ella krav um samskiftisgrunnflata (so sum PCIe Gen3 / SFP +), kann Suzhou Hangjing hjálpa tær at viðmæla ta mest hóskandi klokkuuppsetingarskipanina og sniðgevingina.